Sergey

Sprinter-Core-HDL Template

Миграция устаревшего AHDL-кода в Verilog/SystemVerilog 1. Цель проекта Перевести существующий модуль (или группу модулей), написанный на проприетарном языке Altera Hardware Description Language (AHDL, файлы .tdf), в современный синтезируемый код на Verilog (IEEE 1364-2005) или SystemVerilog (IEEE 1800-2017). Конечная цель — обеспечить поддержку кода в актуальных САПР (Intel Quartus Prime, AMD Vivado, Synopsys, Cadence) и избавиться от привязки к устаревшей среде MAX+PLUS II.

Updated 2026-10-29 10:21:54 +03:00