From 06ad2529300b5af9f370fe9b386005637bbe586d Mon Sep 17 00:00:00 2001
From: Sergey <399+sergey@noreply.localhost>
Date: Thu, 29 Oct 2026 10:21:49 +0300
Subject: [PATCH] =?UTF-8?q?=D0=9E=D0=B1=D0=BD=D0=BE=D0=B2=D0=B8=D1=82?=
 =?UTF-8?q?=D1=8C=20README.md?=
MIME-Version: 1.0
Content-Type: text/plain; charset=UTF-8
Content-Transfer-Encoding: 8bit

---
 README.md | 2 +-
 1 file changed, 1 insertion(+), 1 deletion(-)

diff --git a/README.md b/README.md
index 39c773e..1aff25a 100644
--- a/README.md
+++ b/README.md
@@ -2,4 +2,4 @@
 
 Миграция устаревшего AHDL-кода в Verilog/SystemVerilog
 1. Цель проекта
-Перевести существующий модуль (или группу модулей), написанный на проприетарном языке Altera Hardware Description Language (AHDL, файлы .tdf), в современный синтезируемый код на Verilog (IEEE 1364-2005) или SystemVerilog (IEEE 1800-2017). Конечная цель — обеспечить поддержку кода в актуальных САПР (Intel Quartus Prime, AMD Vivado, Synopsys, Cadence) и избавиться от привязки к устаревшей среде MAX+PLUS II.
\ No newline at end of file
+Перевести существующий модули, написанный на проприетарном языке Altera Hardware Description Language (AHDL, файлы .tdf), в современный синтезируемый код на Verilog (IEEE 1364-2005) или SystemVerilog (IEEE 1800-2017). Конечная цель — обеспечить поддержку кода в актуальных САПР (Intel Quartus Prime, AMD Vivado, Synopsys, Cadence) и избавиться от привязки к устаревшей среде MAX+PLUS II.
\ No newline at end of file