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Fitter report for OrionCOM-AY
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Fri Feb 5 16:21:26 2021
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
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2. Fitter Summary
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3. Fitter Settings
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4. Parallel Compilation
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5. Pin-Out File
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6. Fitter Resource Usage Summary
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7. Input Pins
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8. Output Pins
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9. All Package Pins
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10. I/O Standard
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11. Dedicated Inputs I/O
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12. Output Pin Default Load For Reported TCO
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13. Fitter Resource Utilization by Entity
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14. Control Signals
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15. Global & Other Fast Signals
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16. Non-Global High Fan-Out Signals
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17. Other Routing Usage Summary
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18. LAB Macrocells
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19. Parallel Expander
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20. Logic Cell Interconnection
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21. Fitter Device Options
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22. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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|
Your use of Altera Corporation's design tools, logic functions
|
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and other software and tools, and its AMPP partner logic
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|
functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
|
|
associated documentation or information are expressly subject
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|
to the terms and conditions of the Altera Program License
|
|
Subscription Agreement, Altera MegaCore Function License
|
|
Agreement, or other applicable license agreement, including,
|
|
without limitation, that your use is for the sole purpose of
|
|
programming logic devices manufactured by Altera and sold by
|
|
Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+-----------------------------------------------------------------------------+
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; Fitter Summary ;
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+---------------------------+-------------------------------------------------+
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; Fitter Status ; Successful - Fri Feb 5 16:21:26 2021 ;
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; Quartus II 32-bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
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; Revision Name ; OrionCOM-AY ;
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; Top-level Entity Name ; OrionCOM_AY ;
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; Family ; MAX7000S ;
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; Device ; EPM7064STC44-7 ;
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; Timing Models ; Final ;
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; Total macrocells ; 22 / 64 ( 34 % ) ;
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; Total pins ; 35 / 36 ( 97 % ) ;
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+---------------------------+-------------------------------------------------+
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+-------------------------------------------------------------------------------------------------------------+
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; Fitter Settings ;
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+----------------------------------------------------------------------------+----------------+---------------+
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; Option ; Setting ; Default Value ;
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+----------------------------------------------------------------------------+----------------+---------------+
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; Device ; EPM7064STC44-7 ; ;
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|
; Fitter Effort ; Standard Fit ; Auto Fit ;
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|
; Use smart compilation ; Off ; Off ;
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; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
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; Enable compact report table ; Off ; Off ;
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; Optimize Multi-Corner Timing ; Off ; Off ;
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; Optimize Timing for ECOs ; Off ; Off ;
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|
; Regenerate full fit report during ECO compiles ; Off ; Off ;
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; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
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; Fitter Initial Placement Seed ; 1 ; 1 ;
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; Slow Slew Rate ; Off ; Off ;
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; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
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+----------------------------------------------------------------------------+----------------+---------------+
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|
|
|
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
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+-------------------------------------+
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|
; Parallel Compilation ;
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+----------------------------+--------+
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; Processors ; Number ;
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+----------------------------+--------+
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; Number detected on machine ; 8 ;
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; Maximum allowed ; 1 ;
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+----------------------------+--------+
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+--------------+
|
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; Pin-Out File ;
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+--------------+
|
|
The pin-out file can be found in /opt/cpld/OrionCOM-AY/output_files/OrionCOM-AY.pin.
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+-------------------------------------------------+
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; Fitter Resource Usage Summary ;
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|
+------------------------------+------------------+
|
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; Resource ; Usage ;
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|
+------------------------------+------------------+
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; Logic cells ; 22 / 64 ( 34 % ) ;
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; Registers ; 11 / 64 ( 17 % ) ;
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|
; Number of pterms used ; 51 ;
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|
; I/O pins ; 35 / 36 ( 97 % ) ;
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|
; -- Clock pins ; 1 / 2 ( 50 % ) ;
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; -- Dedicated input pins ; 2 / 2 ( 100 % ) ;
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; ; ;
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; Global signals ; 2 ;
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; Shareable expanders ; 0 / 64 ( 0 % ) ;
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; Parallel expanders ; 1 / 60 ( 2 % ) ;
|
|
; Cells using turbo bit ; 22 / 64 ( 34 % ) ;
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; Maximum fan-out ; 12 ;
|
|
; Highest non-global fan-out ; 10 ;
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; Total fan-out ; 144 ;
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|
; Average fan-out ; 2.53 ;
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+------------------------------+------------------+
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+-----------------------------------------------------------------------------------------------------------------------------------------------+
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|
; Input Pins ;
|
|
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
|
|
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; I/O Standard ; Location assigned by ;
|
|
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
|
|
; a[0] ; 2 ; -- ; 1 ; 2 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[1] ; 3 ; -- ; 1 ; 2 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[2] ; 5 ; -- ; 1 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[3] ; 6 ; -- ; 1 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[4] ; 8 ; -- ; 2 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[5] ; 10 ; -- ; 2 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[6] ; 11 ; -- ; 2 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[7] ; 12 ; -- ; 2 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[8] ; 15 ; -- ; 2 ; 1 ; 0 ; no ; no ; TTL ; User ;
|
|
; a[9] ; 18 ; -- ; 3 ; 2 ; 0 ; no ; no ; TTL ; User ;
|
|
; clk ; 37 ; -- ; -- ; 11 ; 0 ; yes ; no ; TTL ; User ;
|
|
; iorq_n ; 21 ; -- ; 3 ; 5 ; 0 ; no ; no ; TTL ; User ;
|
|
; m1_n ; 23 ; -- ; 3 ; 2 ; 0 ; no ; no ; TTL ; User ;
|
|
; rd_n ; 19 ; -- ; 3 ; 1 ; 0 ; no ; no ; TTL ; User ;
|
|
; rdy1 ; 38 ; -- ; -- ; 1 ; 0 ; no ; no ; TTL ; User ;
|
|
; rdy2 ; 31 ; -- ; 4 ; 1 ; 0 ; no ; no ; TTL ; User ;
|
|
; reset_n ; 39 ; -- ; -- ; 12 ; 0 ; yes ; no ; TTL ; User ;
|
|
; wait_n ; 22 ; -- ; 3 ; 1 ; 0 ; no ; no ; TTL ; User ;
|
|
; wr_n ; 20 ; -- ; 3 ; 3 ; 0 ; no ; no ; TTL ; User ;
|
|
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Output Pins ;
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|
+----------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
|
|
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
|
+----------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
|
|
; bc1 ; 42 ; -- ; 1 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; bdir ; 43 ; -- ; 1 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; clk1 ; 27 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; clk2 ; 44 ; -- ; 1 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; cs_vi_n ; 25 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; cs_vv1_n ; 35 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; cs_vv2_n ; 30 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; debug ; 33 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; irq3 ; 14 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; irq4 ; 13 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; reset ; 34 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
; w1 ; 28 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
|
|
+----------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------+
|
|
; All Package Pins ;
|
|
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
|
|
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; User Assignment ;
|
|
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
|
|
; 1 ; 6 ; -- ; TDI ; input ; TTL ; ; Y ;
|
|
; 2 ; 7 ; -- ; a[0] ; input ; TTL ; ; Y ;
|
|
; 3 ; 8 ; -- ; a[1] ; input ; TTL ; ; Y ;
|
|
; 4 ; 9 ; -- ; GND ; gnd ; ; ; ;
|
|
; 5 ; 10 ; -- ; a[2] ; input ; TTL ; ; Y ;
|
|
; 6 ; 11 ; -- ; a[3] ; input ; TTL ; ; Y ;
|
|
; 7 ; 12 ; -- ; TMS ; input ; TTL ; ; Y ;
|
|
; 8 ; 13 ; -- ; a[4] ; input ; TTL ; ; Y ;
|
|
; 9 ; 14 ; -- ; VCC ; power ; ; ; ;
|
|
; 10 ; 15 ; -- ; a[5] ; input ; TTL ; ; Y ;
|
|
; 11 ; 16 ; -- ; a[6] ; input ; TTL ; ; Y ;
|
|
; 12 ; 17 ; -- ; a[7] ; input ; TTL ; ; Y ;
|
|
; 13 ; 18 ; -- ; irq4 ; output ; TTL ; ; Y ;
|
|
; 14 ; 19 ; -- ; irq3 ; output ; TTL ; ; Y ;
|
|
; 15 ; 20 ; -- ; a[8] ; input ; TTL ; ; Y ;
|
|
; 16 ; 21 ; -- ; GND ; gnd ; ; ; ;
|
|
; 17 ; 22 ; -- ; VCC ; power ; ; ; ;
|
|
; 18 ; 23 ; -- ; a[9] ; input ; TTL ; ; Y ;
|
|
; 19 ; 24 ; -- ; rd_n ; input ; TTL ; ; Y ;
|
|
; 20 ; 25 ; -- ; wr_n ; input ; TTL ; ; Y ;
|
|
; 21 ; 26 ; -- ; iorq_n ; input ; TTL ; ; Y ;
|
|
; 22 ; 27 ; -- ; wait_n ; input ; TTL ; ; Y ;
|
|
; 23 ; 28 ; -- ; m1_n ; input ; TTL ; ; Y ;
|
|
; 24 ; 29 ; -- ; GND ; gnd ; ; ; ;
|
|
; 25 ; 30 ; -- ; cs_vi_n ; output ; TTL ; ; Y ;
|
|
; 26 ; 31 ; -- ; TCK ; input ; TTL ; ; Y ;
|
|
; 27 ; 32 ; -- ; clk1 ; output ; TTL ; ; Y ;
|
|
; 28 ; 33 ; -- ; w1 ; output ; TTL ; ; Y ;
|
|
; 29 ; 34 ; -- ; VCC ; power ; ; ; ;
|
|
; 30 ; 35 ; -- ; cs_vv2_n ; output ; TTL ; ; Y ;
|
|
; 31 ; 36 ; -- ; rdy2 ; input ; TTL ; ; Y ;
|
|
; 32 ; 37 ; -- ; TDO ; output ; TTL ; ; Y ;
|
|
; 33 ; 38 ; -- ; debug ; output ; TTL ; ; Y ;
|
|
; 34 ; 39 ; -- ; reset ; output ; TTL ; ; Y ;
|
|
; 35 ; 40 ; -- ; cs_vv1_n ; output ; TTL ; ; Y ;
|
|
; 36 ; 41 ; -- ; GND ; gnd ; ; ; ;
|
|
; 37 ; 42 ; -- ; clk ; input ; TTL ; ; Y ;
|
|
; 38 ; 43 ; -- ; rdy1 ; input ; TTL ; ; Y ;
|
|
; 39 ; 0 ; -- ; reset_n ; input ; TTL ; ; Y ;
|
|
; 40 ; 1 ; -- ; GND+ ; ; ; ; ;
|
|
; 41 ; 2 ; -- ; VCC ; power ; ; ; ;
|
|
; 42 ; 3 ; -- ; bc1 ; output ; TTL ; ; Y ;
|
|
; 43 ; 4 ; -- ; bdir ; output ; TTL ; ; Y ;
|
|
; 44 ; 5 ; -- ; clk2 ; output ; TTL ; ; Y ;
|
|
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
|
|
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------+
|
|
; I/O Standard ;
|
|
+--------------+------------+----------------------+-------------------+-------------------+-------+
|
|
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
|
|
+--------------+------------+----------------------+-------------------+-------------------+-------+
|
|
; TTL ; - ; 3 ; 0 ; 0 ; 3 ;
|
|
+--------------+------------+----------------------+-------------------+-------------------+-------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Dedicated Inputs I/O ;
|
|
+---------+-------+-------+-------+--------------+------------+---------+
|
|
; Name ; Pin # ; Type ; VCCIO ; I/O Standard ; Input Vref ; Current ;
|
|
+---------+-------+-------+-------+--------------+------------+---------+
|
|
; clk ; 37 ; Input ; -- ; TTL ; - ; 0 mA ;
|
|
; rdy1 ; 38 ; Input ; -- ; TTL ; - ; 0 mA ;
|
|
; reset_n ; 39 ; Input ; -- ; TTL ; - ; 0 mA ;
|
|
+---------+-------+-------+-------+--------------+------------+---------+
|
|
|
|
|
|
+-----------------------------------------------+
|
|
; Output Pin Default Load For Reported TCO ;
|
|
+--------------+-------+------------------------+
|
|
; I/O Standard ; Load ; Termination Resistance ;
|
|
+--------------+-------+------------------------+
|
|
; TTL ; 10 pF ; Not Available ;
|
|
+--------------+-------+------------------------+
|
|
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
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|
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|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fitter Resource Utilization by Entity ;
|
|
+---------------------------------------+------------+------+------------------------------------------------------------------------------------------+--------------+
|
|
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ; Library Name ;
|
|
+---------------------------------------+------------+------+------------------------------------------------------------------------------------------+--------------+
|
|
; |OrionCOM_AY ; 22 ; 35 ; |OrionCOM_AY ; work ;
|
|
; |AyClkDiv:ayClkDiv| ; 11 ; 0 ; |OrionCOM_AY|AyClkDiv:ayClkDiv ; work ;
|
|
; |lpm_add_sub:Add0| ; 1 ; 0 ; |OrionCOM_AY|AyClkDiv:ayClkDiv|lpm_add_sub:Add0 ; work ;
|
|
; |addcore:adder[1]| ; 1 ; 0 ; |OrionCOM_AY|AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1] ; work ;
|
|
; |a_csnbuffer:result_node| ; 1 ; 0 ; |OrionCOM_AY|AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1]|a_csnbuffer:result_node ; work ;
|
|
; |ViClkDiv:viClkDiv| ; 2 ; 0 ; |OrionCOM_AY|ViClkDiv:viClkDiv ; work ;
|
|
+---------------------------------------+------------+------+------------------------------------------------------------------------------------------+--------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------+
|
|
; Control Signals ;
|
|
+---------+----------+---------+--------------+--------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
|
|
+---------+----------+---------+--------------+--------+----------------------+------------------+
|
|
; clk ; PIN_37 ; 11 ; Clock ; yes ; On ; -- ;
|
|
; reset_n ; PIN_39 ; 12 ; Async. clear ; yes ; On ; -- ;
|
|
+---------+----------+---------+--------------+--------+----------------------+------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------+
|
|
; Global & Other Fast Signals ;
|
|
+---------+----------+---------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
|
|
+---------+----------+---------+----------------------+------------------+
|
|
; clk ; PIN_37 ; 11 ; On ; -- ;
|
|
; reset_n ; PIN_39 ; 12 ; On ; -- ;
|
|
+---------+----------+---------+----------------------+------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------+
|
|
; Non-Global High Fan-Out Signals ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
; Name ; Fan-Out ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
; ViClkDiv:viClkDiv|div1[0] ; 10 ;
|
|
; AyClkDiv:ayClkDiv|sum[1] ; 9 ;
|
|
; AyClkDiv:ayClkDiv|sum[2] ; 8 ;
|
|
; AyClkDiv:ayClkDiv|sum[3] ; 7 ;
|
|
; AyClkDiv:ayClkDiv|sum[4] ; 6 ;
|
|
; a[7] ; 5 ;
|
|
; a[6] ; 5 ;
|
|
; a[5] ; 5 ;
|
|
; a[4] ; 5 ;
|
|
; a[3] ; 5 ;
|
|
; a[2] ; 5 ;
|
|
; iorq_n ; 5 ;
|
|
; AyClkDiv:ayClkDiv|sum[5] ; 5 ;
|
|
; AyClkDiv:ayClkDiv|sum[6] ; 4 ;
|
|
; wr_n ; 3 ;
|
|
; AyClkDiv:ayClkDiv|sum[9] ; 3 ;
|
|
; AyClkDiv:ayClkDiv|sum[8] ; 3 ;
|
|
; AyClkDiv:ayClkDiv|sum[7] ; 3 ;
|
|
; a[9] ; 2 ;
|
|
; a[1] ; 2 ;
|
|
; a[0] ; 2 ;
|
|
; m1_n ; 2 ;
|
|
; rdy2 ; 1 ;
|
|
; rdy1 ; 1 ;
|
|
; a[8] ; 1 ;
|
|
; wait_n ; 1 ;
|
|
; rd_n ; 1 ;
|
|
; AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1]|a_csnbuffer:result_node|sout_node[1]~32 ; 1 ;
|
|
; AyClkDiv:ayClkDiv|sum[9]~1 ; 1 ;
|
|
; bc1~9 ; 1 ;
|
|
; bdir~7 ; 1 ;
|
|
; cs_vv1_n~2 ; 1 ;
|
|
; ViClkDiv:viClkDiv|div1[1] ; 1 ;
|
|
; cs_vi_n~3 ; 1 ;
|
|
; cs_vv2_n~2 ; 1 ;
|
|
; reset_n~4 ; 1 ;
|
|
; rdy2~1 ; 1 ;
|
|
; rdy1~1 ; 1 ;
|
|
; w1~1 ; 1 ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
|
|
|
|
+-------------------------------------------------+
|
|
; Other Routing Usage Summary ;
|
|
+-----------------------------+-------------------+
|
|
; Other Routing Resource Type ; Usage ;
|
|
+-----------------------------+-------------------+
|
|
; Output enables ; 0 / 6 ( 0 % ) ;
|
|
; PIA buffers ; 45 / 144 ( 31 % ) ;
|
|
+-----------------------------+-------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------+
|
|
; LAB Macrocells ;
|
|
+----------------------------------------+-----------------------------+
|
|
; Number of Macrocells (Average = 5.50) ; Number of LABs (Total = 4) ;
|
|
+----------------------------------------+-----------------------------+
|
|
; 0 ; 0 ;
|
|
; 1 ; 1 ;
|
|
; 2 ; 1 ;
|
|
; 3 ; 0 ;
|
|
; 4 ; 0 ;
|
|
; 5 ; 0 ;
|
|
; 6 ; 1 ;
|
|
; 7 ; 0 ;
|
|
; 8 ; 0 ;
|
|
; 9 ; 0 ;
|
|
; 10 ; 0 ;
|
|
; 11 ; 0 ;
|
|
; 12 ; 0 ;
|
|
; 13 ; 1 ;
|
|
+----------------------------------------+-----------------------------+
|
|
|
|
|
|
+---------------------------------------------------------+
|
|
; Parallel Expander ;
|
|
+--------------------------+------------------------------+
|
|
; Parallel Expander Length ; Number of Parallel Expanders ;
|
|
+--------------------------+------------------------------+
|
|
; 0 ; 0 ;
|
|
; 1 ; 1 ;
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; Logic Cell Interconnection ;
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; LAB ; Logic Cell ; Input ; Output ;
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+-----+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; A ; LC4 ; clk, reset_n ; ViClkDiv:viClkDiv|div1[1], AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC14 ; wr_n, a[6], a[7], iorq_n, a[4], a[5], a[2], a[3], m1_n, a[0], a[1], a[9] ; bdir ;
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; A ; LC1 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], ViClkDiv:viClkDiv|div1[0] ; AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC16 ; a[8], m1_n, a[1], a[9], wr_n, a[0], a[6], a[7], iorq_n, a[4], a[5], a[2], a[3], rd_n ; bc1 ;
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; A ; LC2 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[2] ; AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC5 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[1], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[3] ; AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC7 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[1], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[4] ; AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC8 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[5] ; AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC6 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[6] ; AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9] ;
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; A ; LC12 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[6], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[7] ; AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1]|a_csnbuffer:result_node|sout_node[1]~32 ;
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; A ; LC13 ; clk, reset_n, AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[7], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[8] ; AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[9], AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1]|a_csnbuffer:result_node|sout_node[1]~32 ;
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; A ; LC11 ; clk, reset_n, AyClkDiv:ayClkDiv|lpm_add_sub:Add0|addcore:adder[1]|a_csnbuffer:result_node|sout_node[1]~32, AyClkDiv:ayClkDiv|sum[5], AyClkDiv:ayClkDiv|sum[8], AyClkDiv:ayClkDiv|sum[6], AyClkDiv:ayClkDiv|sum[4], AyClkDiv:ayClkDiv|sum[1], AyClkDiv:ayClkDiv|sum[3], AyClkDiv:ayClkDiv|sum[2], ViClkDiv:viClkDiv|div1[0], AyClkDiv:ayClkDiv|sum[9] ; AyClkDiv:ayClkDiv|sum[9], clk2, AyClkDiv:ayClkDiv|sum[9]~1 ;
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; A ; LC10 ; AyClkDiv:ayClkDiv|sum[7], AyClkDiv:ayClkDiv|sum[8] ; AyClkDiv:ayClkDiv|sum[9] ;
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; B ; LC19 ; rdy1 ; irq3 ;
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; B ; LC20 ; rdy2 ; irq4 ;
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; C ; LC46 ; a[3], a[6], a[7], iorq_n, a[4], a[5], a[2] ; cs_vi_n ;
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; D ; LC51 ; wr_n, wait_n ; w1 ;
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; D ; LC62 ; reset_n ; reset ;
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; D ; LC52 ; a[6], a[7], iorq_n, a[4], a[5], a[2], a[3] ; cs_vv2_n ;
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; D ; LC49 ; clk, reset_n, ViClkDiv:viClkDiv|div1[0] ; clk1 ;
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; D ; LC64 ; a[3], a[6], a[7], iorq_n, a[4], a[5], a[2] ; cs_vv1_n ;
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; D ; LC57 ; AyClkDiv:ayClkDiv|sum[9] ; debug ;
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+-----+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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+---------------------------------------------------------------+
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; Fitter Device Options ;
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; Option ; Setting ;
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+----------------------------------------------+----------------+
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; Enable user-supplied start-up clock (CLKUSR) ; Off ;
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; Enable device-wide reset (DEV_CLRn) ; Off ;
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; Enable device-wide output enable (DEV_OE) ; Off ;
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; Enable INIT_DONE output ; Off ;
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; Configuration scheme ; Passive Serial ;
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; Security bit ; Off ;
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; Base pin-out file on sameframe device ; Off ;
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; Fitter Messages ;
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+-----------------+
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Warning (20028): Parallel compilation is not licensed and has been disabled
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Info (119006): Selected device EPM7064STC44-7 for design "OrionCOM-AY"
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Warning (15705): Ignored locations or region assignments to the following nodes
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Warning (15706): Node "TCK" is assigned to location or region, but does not exist in design
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Warning (15706): Node "TDI" is assigned to location or region, but does not exist in design
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Warning (15706): Node "TDO" is assigned to location or region, but does not exist in design
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Warning (15706): Node "TMS" is assigned to location or region, but does not exist in design
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Info: Quartus II 32-bit Fitter was successful. 0 errors, 6 warnings
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Info: Peak virtual memory: 294 megabytes
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Info: Processing ended: Fri Feb 5 16:21:26 2021
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Info: Elapsed time: 00:00:02
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Info: Total CPU time (on all processors): 00:00:01
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