Обновить README.md

README.md

@@ -2,4 +2,4 @@
 
 Миграция устаревшего AHDL-кода в Verilog/SystemVerilog
 1. Цель проекта
-Перевести существующий модуль (или группу модулей), написанный на проприетарном языке Altera Hardware Description Language (AHDL, файлы .tdf), в современный синтезируемый код на Verilog (IEEE 1364-2005) или SystemVerilog (IEEE 1800-2017). Конечная цель — обеспечить поддержку кода в актуальных САПР (Intel Quartus Prime, AMD Vivado, Synopsys, Cadence) и избавиться от привязки к устаревшей среде MAX+PLUS II.
+Перевести существующий модули, написанный на проприетарном языке Altera Hardware Description Language (AHDL, файлы .tdf), в современный синтезируемый код на Verilog (IEEE 1364-2005) или SystemVerilog (IEEE 1800-2017). Конечная цель — обеспечить поддержку кода в актуальных САПР (Intel Quartus Prime, AMD Vivado, Synopsys, Cadence) и избавиться от привязки к устаревшей среде MAX+PLUS II.